Le tutorial sur l'utilisation de Synopsys vous permettra de prendre en main les outils de synthèse logique à partir du langage VHDL (design_analyzer, dc_shell) et de simulation VHDL (vhdldbx). Le texte du tutorial contient des questions sur la synthèse logique de composants basiques. Il est recommandé de les faire sérieusement comme application directe du cours. Les principaux résultats doivent être reportés dans le rapport.

Soit le filtre numérique à réponse impulsionnelle finie (FIR) donné par l'équation suivante :

Le signal x(n) arrive par liaison série selon un protocole défini dans la spécification, le résultat y(n) est également transmis en série. La fréquence de transmission du port série est fournie, celle d’échantillonnage est fixée à 8kHz. Un signal fin indique que l’ASIC a terminé son calcul.

Le cahier des charges fourni sera tout d'abord analysé puis découpé en blocs fonctionnels suivant un modèle synchrone, une partie de ce travail étant faite en TD. Deux équipes par groupe devront se coordonner pour la réalisation du circuit en se partageant le travail : unité de traitement, unité de contrôle, unité mémoire (ROM/RAM) et interface de communication. Cette découpe n’est pas imposée. L'unité de traitement sera elle-même découpé en blocs élémentaires. Les fichiers testbench de simulation VHDL des composants et de simulation du circuit peuvent également être réalisés par une personnes de l’équipe. On étudiera tout particulièrement les problèmes de synchronisation entre blocs (base de temps) afin de rendre l'ASIC sûr de fonctionnement, ainsi que la gestion du débordement dans l'additionneur de l'UT.

Ce projet est l’occasion d’apprendre à travailler en équipe. Pour qu’une équipe fonctionne, il faut optimiser l’efficacité de chacun, et faire en sorte que tout le monde participe à la conception et à la validation. Nommer un chef d’équipe peut aider à un bon avancement. A vous de vous organiser au mieux !

Chaque bloc devra être synthétisé, simulé pour être validé. Une simulation logique du circuit sera effectuée. Pour cela, divers fichiers de simulation émulant le comportement de la mémoire ou des entrées/sorties vous seront fournis. Chaque personne (ou binôme) devra faire une simulation du circuit complet en utilisant les blocs conçus par les autres.

Enfin, si vous finissez dans les temps, le placement routage du circuit permettra éventuellement d'effectuer les simulations électriques post-routage nécessaires à la validation complète du fonctionnement de l'ASIC. Celui ci pourra être réalisé en utilisant le logiciel de CAO Cadence.

Ce projet fait l'objet d'une évaluation théorique résultant d'une moyenne pondérée entre une note individuelle (DS) et une note pratique sur la réalisation du projet intervenant également dans la moyenne pratique. L'évaluation du projet se fera selon les deux critères suivants.

• Un rapport du travail réalisé respectant les règles de spécifications vues en cours et respectant le plan suivant :

• Introduction rapide, solution retenue (différences éventuelles avec la solution proposée), point d'avancement, problèmes rencontrés.
• Principaux résultats du tutorial en synthèse VHDL.
• Conception et analyse du circuit et des blocs du circuit. Chaque bloc doit être expliqué, conçu et simuler pour valider son fonctionnement. Cette validation est importante car dans une tel circuit il n’est pas envisageable de debogger l’ensemble du circuit. Les performances temporelles de votre circuit (fréquence maximale) ainsi qu’une estimation de la surface sont indispensables.
• Annexes du rapport, fournir tous les fichiers nécessaires à l'archivage du circuit.

• Une évaluation individuelle du comportement pendant les heures de projet.

Les points qui seront pris en compte pour la notation du projet sont les suivants :

• Attitude en projet : 4 pts ;
• Rapport, description du projet, présentation du travail : 5 pts ;
• Spécifications VHDL cohérentes : 4 pts ;
• Réponses aux questions posées : 2 pts ;
• Simulations : 3 pts ;
• Surfaces, timing, netlist : 2 pts ;

• Les tâches 1 et 2 sont très importantes, elles conditionnent le bon déroulement de l'ensemble du projet. Elles seront réalisées par l'équipe au complet.
• La tâche 3 verra chaque binôme de l'équipe travailler sur sa partie. Les deux premières séances sont dédiées à la spécification en VHDL synthétisable de votre bloc ainsi qu’à sa simulation. La dernière séance doit vérifier que le bloc fonctionne après synthèse, et qu’il s’interface correctement avec l’environnement.
• Enfin la tâche 4 sera précédée par une diffusion du travail de chaque personne vers l'équipe. Chaque personne (ou binôme) s'attachera ensuite à réaliser la simulation et la synthèse du système.

Le projet est conçu pour tenir dans le temps prévu. Ce planning doit absolument être respecté pour y arriver. Si vous sentez que vous prenez du retard, n’attendez pas la dernière séance pour le rattraper. Pensez qu’en équipe votre retard pénalise l’ensemble du projet.

• Liaison série définie par le CAN/TLC de Texas Instrument 

• Dx : entrée de donnée série, Dr : sortie de donnée série
• Ioclk : entrée d’horloge de la liaison série (2.592 MHz, 385.8 ns)
• Fsr : signal restant à l’état bas pendant la transmission des 16 bits d’un échantillon
• Eodr : signal passant à l’état bas à la fin de la transmission des 16 bits d’un échantillon et utilisé comme signal de début de calcul

• Signal de fin de calcul du filtrage : fin
• Signal d'horloge externe : clk
• Signal de reset général (actif bas) : rstb

• Packaging : PLCC 68
• Brochage : non encore défini
• Technologie des E/S : CMOS

• Chronogramme de lecture / écriture de l'ASIC : voir figure 2.
• Timing à respecter : les cycles de lecture/écriture des données se répètent à la cadence d’échantillonnage soit 125 us. Cela signifie que les échantillons x(n) arrivent à cette cadence, et que le signal filtré de sortie y(n) doit être envoyé au Can à cette même cadence.