Environnement du circuit, et synoptique général

Le synoptique de l'ASIC lancer-de-rayons est donné figure 3. Nous pouvons y distinguer 3 parties principales : l'unité de traitement, l'unité de contrôle et l'unité interface contenant une partie décodage (interface au bus du Transputer [Inmos 88]) et une partie mémoire double accès.

Les étudiants qui travaillent sur l'ASIC reçoivent une spécification détaillée du circuit à réaliser, et appliquent les méthodes de conception des ASICs [Sentieys 96]. Puis, en phase de réalisation, ils travaillent par groupe de 6 personnes (3 binômes) pour concevoir, synthétiser et simuler leur unité, puis le circuit final. Ce travail en équipe est motivant pour les étudiants, et leur montre tous les problèmes de communications qu'un partage de cahier des charges apporte.

La méthodologie de conception consiste à partir du graphe flot de données de l'application (voir figure 8), puis à l'ordonnancer et en déduire l'architecture de l'unité de traitement et le diagramme d'état de l'unité de contrôle. Cette étape est faite soit à la main, soit en utilisant l'outil de synthèse d'architecture GAUT développé au LASTI à l'ENSSAT [Philippe 94]. Quelques résultats de synthèse de l'UT sont donnés aux figures 9 et 10.

Il est ensuite nécessaire de continuer la conception en utilisant la synthèse logique et la simulation au niveau porte.

  
Figure 8: Graphe flot de données de l'algorithme

  
Figure 9: Architecture avant optimisation de l'unité de traitement de l'ASIC

  
Figure 10: Architecture après optimisation de l'unité de traitement de l'ASIC